6SN7プッシュプルアンプ、6922プッシュプルアンプとトランジスタによるエミッタフォロアの追加改造をしてきたが、3A5パラシングルアンプは実装密度が高いから、なるべくすこしの変更で何とか改造できないものだろうか。
上記に3A5のEp-Ip特性図を示す。図にはグリッドをプラスにした時のグリッド電流が描かれている。グリッド電圧が+5Vでプレート電圧が100Vの時は1mAくらいだろうか。
現状の回路図を上記に示す。エミッタフォロアを追加することにより初段のインピーダンスを低くできるが、32V電源(+B1とする)がへたってしまっては元も子もない。
LTspiceで+B1にFETの定電圧回路を追加したものをシミュレーションしてみた。123V(+Bとする)から32Vに降圧して+B1を供給する。ツェナーは丁度よいものが見つからなかったので3本の直列とした。
結果を上記に示す。+Bは123V、+B1は33.1Vとなった。途中で+B1の電流を4本分の4mAが流れたと想定した時の+B1電圧の変動は0.10Vの降下となった。
FET定電圧回路を追加できれば良いが、シャーシ内にそのスペースが無い。平ラグを2階建てにするなどすれば何とかなるが、かなり困難なレベル。
それでは+B1を現状のツェナーによる回路とし、ツェナーのブリーダー電流を増やした場合にどうなるかをシミュレーションしてみた。
結果を上記に示す。+Bは123.3V、+B1は33.4Vとなった。途中で+B1の電流を3A5の4本分4mAが流れたと想定した時の+B1電圧の変動は0.38Vの降下となった。FET定電圧回路に比べて電圧降下が大きい。ツェナーには通常時5.7mA、グリッド電流4mA増加で1.7mA流れており(ピンクの線)、定電圧性を保っている。
3A5のグリッド電流が1.5mA×4本分流れたとしてシミュレーションしてみた。結果は+B1の電流が増えてツェナーの電流が0mAとなり、定電圧性が保てなくなって+B1電圧が下がってしまった。
ツェナーに流すブリーダー電流を増やせばグリッド電流の増加に対して+B1の定電圧性が良くなるが、+B電圧が下がると共にR4の発熱に加えFETの発熱も増えてしまう。適当なところで折り合いをつける必要がある。
変更案の回路図を上記に示す。+B電源回路のCRパラメータを変更したのと、アンプ部にQ2とR17を追加したくらい。これなら何とか改造できそう。Q3は発熱量が0.6Wとなるため、コの字型のヒートシンクを付けるつもり。
変更箇所を赤枠で示す。
アンプ部の平ラグパターンを描いてみた。変更前後で5Pの平ラグに収まっている。
回路図を見ていて思ったのが、半導体って小さいから気軽に使っているとどんどん増殖して半導体だらけになってしまうということ。回路図のLM317T内部を等価回路図で書いたりすれば、如何に半導体が沢山使われているかわかる。回路図中に真空管が2ユニット(1本)だけなんだよね。ちなみに半導体の数は80個もあった。
