SV811-10AのA2級ドライブによるグリッド電流が、6L6GCのカソードフォロアにどのように影響するのかわかっていないのだが、6L6GC用電源の定電圧化を考えてみた。
回路図を上記に示す。FETとTrのハイブリッドとなってしまった。NPNトランジスタでVceoが600Vとかの手持ちは無いし、高電圧Pch MOSFETを探してみるとSMD(表面実装デバイス)だったりして、どうやって放熱したらよいのかわからない。
TK3A60DAはVdssが600VでTO-220パッケージ。2SA1486はVceoが-600VでTO126パッケージ。2SA1486はサトー電気から調達した。
なるべく回路を簡素化し、場所を取らないように工夫したつもり。出力には22uFと控えめにコンデンサを接続。出力インピーダンスが低いから不要といえば不要なのだが、迷った末につけてみた。この容量値が大きいとエミッタに破壊防止用の抵抗やら電源オフ時の電荷を抜くダイオードやらが必要となる。
パラメータフィッティングにはLTspiceを使用した。これは+B1電源用回路。ツェナーは適当なのが無かったので4本を選んで直列にし電圧を合わせた。FETは2SK3067のモデルを流用。6L6GCのヒートアップはこんなもんかなあ、ということで25秒に設定。
R3の680Ωは消費電力が1Wとなった。シミュレーションでこの抵抗の消費電力がわかるのは嬉しい。FETの消費電力は1.3Wなので小型のヒートシンクを装着する。
VINとVOUTの電位差は68Vで、仮にI1の定電流源を20mAから40mAに増やした時のVOUTの電圧降下は2.5Vくらい。これは電流増加でVINが低下しR1の電流が減ることでツェナーの電流も減り、ツェナーの電圧が下がるため。フィードバックが無い簡易型だからこんなもんかな。
これは-C電源用回路。マイナス電源には2SA1486のモデルが無いので2N5401というテキトウなのを使用した。R3の消費電力は1W、Trの消費電力は1.3Wとなった。
VINとVOUTの電位差は-66Vで、仮にI1の定電流源を20mAから40mAに増やした時のVOUTの電圧降下は4.3Vくらい。Trのほうが電圧降下が大きいという結果になった。
考えた平ラグパターンはこんなかんじ。TK3A60DAの足の並びは左からGate Drain Source、2SA1486はEmitter Collector Baseなので、正電源と負電源で上下反転となるようにレイアウトしてある。
実際に平ラグ基板へ組んだところ。6Pの平ラグ板を2枚つないでいるのはすこし考えがあってのこと。
反対側から。 果たして結果はどうなるか？
